电科《集成电路原理》期末考试试卷
一、填空题
1.（1分） 年，第一次观测到了具有放大作用的晶体管。 2
．
（
2
分
）
摩
尔
定
律
是
指 。 3.
集
成
电
路
按
工
作
原
理
来
分
可
分
为 、 、 。 4.（4分）光刻的工艺过程有底膜处理、涂胶、前烘、 、 、 、 和去胶。 5.
（
4
分
）
MOSFET
可
以
分
为 、 、 、 四种基本类型。
6.（3分）影响MOSFET阈值电压的因素有： 、 以及 。
7.（2分）在CMOS反相器中，Vin，Vout分别作为PMOS和NMOS的 和 ； 作为PMOS的源极和体端， 作为NMOS的源极和体端。
8．（2分）CMOS逻辑电路的功耗可以分为 和 。
9.（3分）下图的传输门阵列中VDD=5V,各管的阈值电压VT=1V，电路中各节点的初始电压为0，如果不考虑衬偏效应，则各输出节点的输出电压Y1= V，Y2= V，Y3= V。
DD1
23
10.（6分）写出下列电路输出信号的逻辑表达式：Y1= ；Y2= ；Y3= 。
BA
A
Y1
3
B
2
二、画图题：（共12分）
1．（6分）画出由静态CMOS电路实现逻辑关系Y=ABD+CD的电路图，要求使用的MOS管最少。
2.（6分）用动态电路级联实现逻辑功能Y=ABC,画出其相应的电路图。
三、简答题：（每小题5分，共20分）
1.简单说明n阱CMOS的制作工艺流程，n阱的作用是什么？
2.场区氧化的作用是什么，采用LOCOS工艺有什么缺点，更好的隔离方法是什么？
3.简述静态CMOS电路的优点。
4.简述动态电路的优点和存在的问题。
四、分析设计题：（共38分
1.（12分）考虑标准0.13μm CMOS工艺下NMOS管，宽长比为W/L=0.26μm/0.13μm，栅氧厚度为tox=2.6nm，室温下电子迁移率μn=220cm2/Vs，阈值电压VT=0.3V,计算VGS=1.0V、已知：εo=8.85⨯10-14F/cm，εox=3.9。 VDS=0.3V和0.9V时ID的大小。
2．（12分）如图所示，M1和M2两管串联，且VB
3) 证明两管串联的等效导电因子是Keff=K1K2/(K1+K2)。
3．（14分）设计一个CMOS反相器，要求在驱动10fF外部负载电容的情况下，输出上升时间和下降时间都不能大于40ps，并要求最大噪声容限不小于0.55V。针对0.13μm工艺，已知：VTN=0.30V,VTP=-0.28V,μn=220cm2/Vs，μp=76cm2/Vs，ln14.33=2.66，ln14=2.64。 tox=2.6nm，εo=8.85⨯10-14F/cm，εox=3.9，VDD=1.2V，
《集成电路原理》期末考试试卷 参考答案
一、填空题：（共30分）
1．（1分）1947 2．（2分）集成电路中的晶体管数目（也就是集成度）大约每18个月翻一番 3．（3分）数字集成电路，模拟集成电路，数模混合集成电路 4．（4分）曝光，显影，坚膜，刻蚀 5．（4分）增强型NMOS，耗尽型NMOS，增强型PMOS，耗尽型PMOS 6．（3分）栅电极材料，栅氧化层的质量和厚度，衬底掺杂浓度 7．（2分）栅极，漏极，VDD，GND 8．（2分）动态功耗，静态功耗 9．（3分）4，3，2 10．（6分）(A+B)C+D，AB+AB，AB+C
二、画图题：（共12分）
1．（6分） 2．（6分）
Y
3
三、简答题：（每小题5分，共20分）
1．答：n阱CMOS的制作工艺流程：1.准备硅片材料；2.形成n阱；3.场区隔离；4.形成多
晶硅栅；5.源漏区n+/p+注入；6.形成接触孔；7.形成金属互连；8.形成钝化层。 n阱的作用：作为PMOS管的衬底，把PMOS管做在n阱里。
2．答：场区氧化的作用：隔离MOS晶体管。
LOCOS工艺的缺点：会形成鸟嘴，使有源区面积比版图设计的小。 更好的隔离方法：浅槽隔离技术。
3．答：1.是一无比电路,具有最大的逻辑摆幅；2.在低电平状态不存在直流导通电流；
3.静态功耗低；4.直流噪声容限大；5.采用对称设计获得最佳性能。
4．答：动态电路的优点：1.减少了MOS管数目，有利于减小面积；
2.减小了电容，有利于提高速度； 3.保持了无比电路的特点。
动态电路存在的问题：1.靠电荷存储效应保存信息，影响电路的可靠性；
2.存在电荷分享、级联、电荷泄漏等问题； 3.需要时钟信号控制，增加设计复杂性。
四、分析设计题：（共38分）
1．（12分）解：计算MOSFET导电因子β：
ε0εoxWW3.9⨯8.85⨯10-140.26-2β=μnCox()=μn()=220⨯⨯=584.1(μAV) 4分 -7
LtoxL2.6⨯100.13
当VGS=1.0V(>VT=0.3V)、VDS=0.3V(
12
ID=β[(VGS-VT)VDS-VDS]=96.3765(μA) 4分
2
当VGS=1.0V(>VT=0.3V)、VDS=0.9V(>VGS-VT=0.7V)时，NMOS管处于饱和区，饱和区电流为：
ID=
β
2
(VGS-VT)2=143.1045(μA) 4分
2．（12分）解：
1) 设中间节点为C。分析知当电压满足VB
VGS-VT>0，即 Vc
又VG - VT VGS-VT，故M1工作于饱和区。而对
M2而言，有VGS-VT>VDS，故M2工作于线性区。 3分 2) 依据NMOSFET和PMOSFET的电压反转对称性知，若两管都是PMOSFET，则M1
工作于线性区，M2工作于饱和区。 3分
3) 取一例证明。以此题中的NMOSFET和给定的偏压为例，两个NMOS管等效为一个
NMOS管后，依VB
⎧ID1=K1(VG-VT-VC)2⎪22⎨ID2=K2[(VG-VT-VB)-(VG-VT-VC)] ⎪2I=K(V-V-V)DeffeffGTB⎩
111ID1ID2IDeff
则有 由ID1＝ID2＝IDeff 知： +=+=
K1K2KeffK1K2Keff
即Keff = K1 K2 / (K1 + K2) 6分
3．（14分）解：先考虑瞬态特性要求：
⎧⎧
α-0.11.9-2α1⎤⎪tf=τf⎡α-0.1+2(1-1α)ln⎪tr=τr⎡+ln()2(1-α)0.1⎣(1-α)⎦⎪⎣(1-α)
⎪⎪⎪CC由⎨τr=KV⎨τf=KV
⎪⎪
V0.28
⎪α=-=⎪α=-V=0.3=0.25=0.233⎪⎪V1.2V1.2⎩⎩
P
P
N
2P
P
2N
N
L
L
PDD
NDD
TP
TN
P
N
DD
DD
(
1.9-2αN
0.1
)⎤⎦
(4分)
得K
P
=4.08⨯10A/V
-42
,K
N
=4.22⨯10A/V
-42
(2分)
⎧1⎪K1P
=
(W
)μC(W
)μ0
εOX
2L
P
P
OX
=
ε而⎪⎨2LP
P
t
OX
(2⎪1⎪⎩
K=
1(W
)μC(W
)ε0
εOX
N
2L
N
n
OX
=
N
μ2Ln
t
OX
⎧(W⎪)L
P
=8.09
代入相关参数可得⎨
,即
W
P
=1.052μm⎪W
(2N
=0.376μm
⎩(W)L
N
=2.89
{
考察噪声容限：
由
V
it
=
=0.607V (2
分)
得：
{
V
NLM
=Vit
=0.607V>0.55V
(2V
NLM
=VDD
-Vit
=0.593V>0.55V
所以所设计的CMOS反相器符合题意要求，即
{
W
P
=1.052μmW
N
=0.376μm
分)
分)
分)
电科《集成电路原理》期末考试试卷
一、填空题
1.（1分） 年，第一次观测到了具有放大作用的晶体管。 2
．
（
2
分
）
摩
尔
定
律
是
指 。 3.
集
成
电
路
按
工
作
原
理
来
分
可
分
为 、 、 。 4.（4分）光刻的工艺过程有底膜处理、涂胶、前烘、 、 、 、 和去胶。 5.
（
4
分
）
MOSFET
可
以
分
为 、 、 、 四种基本类型。
6.（3分）影响MOSFET阈值电压的因素有： 、 以及 。
7.（2分）在CMOS反相器中，Vin，Vout分别作为PMOS和NMOS的 和 ； 作为PMOS的源极和体端， 作为NMOS的源极和体端。
8．（2分）CMOS逻辑电路的功耗可以分为 和 。
9.（3分）下图的传输门阵列中VDD=5V,各管的阈值电压VT=1V，电路中各节点的初始电压为0，如果不考虑衬偏效应，则各输出节点的输出电压Y1= V，Y2= V，Y3= V。
DD1
23
10.（6分）写出下列电路输出信号的逻辑表达式：Y1= ；Y2= ；Y3= 。
BA
A
Y1
3
B
2
二、画图题：（共12分）
1．（6分）画出由静态CMOS电路实现逻辑关系Y=ABD+CD的电路图，要求使用的MOS管最少。
2.（6分）用动态电路级联实现逻辑功能Y=ABC,画出其相应的电路图。
三、简答题：（每小题5分，共20分）
1.简单说明n阱CMOS的制作工艺流程，n阱的作用是什么？
2.场区氧化的作用是什么，采用LOCOS工艺有什么缺点，更好的隔离方法是什么？
3.简述静态CMOS电路的优点。
4.简述动态电路的优点和存在的问题。
四、分析设计题：（共38分
1.（12分）考虑标准0.13μm CMOS工艺下NMOS管，宽长比为W/L=0.26μm/0.13μm，栅氧厚度为tox=2.6nm，室温下电子迁移率μn=220cm2/Vs，阈值电压VT=0.3V,计算VGS=1.0V、已知：εo=8.85⨯10-14F/cm，εox=3.9。 VDS=0.3V和0.9V时ID的大小。
2．（12分）如图所示，M1和M2两管串联，且VB
3) 证明两管串联的等效导电因子是Keff=K1K2/(K1+K2)。
3．（14分）设计一个CMOS反相器，要求在驱动10fF外部负载电容的情况下，输出上升时间和下降时间都不能大于40ps，并要求最大噪声容限不小于0.55V。针对0.13μm工艺，已知：VTN=0.30V,VTP=-0.28V,μn=220cm2/Vs，μp=76cm2/Vs，ln14.33=2.66，ln14=2.64。 tox=2.6nm，εo=8.85⨯10-14F/cm，εox=3.9，VDD=1.2V，
《集成电路原理》期末考试试卷 参考答案
一、填空题：（共30分）
1．（1分）1947 2．（2分）集成电路中的晶体管数目（也就是集成度）大约每18个月翻一番 3．（3分）数字集成电路，模拟集成电路，数模混合集成电路 4．（4分）曝光，显影，坚膜，刻蚀 5．（4分）增强型NMOS，耗尽型NMOS，增强型PMOS，耗尽型PMOS 6．（3分）栅电极材料，栅氧化层的质量和厚度，衬底掺杂浓度 7．（2分）栅极，漏极，VDD，GND 8．（2分）动态功耗，静态功耗 9．（3分）4，3，2 10．（6分）(A+B)C+D，AB+AB，AB+C
二、画图题：（共12分）
1．（6分） 2．（6分）
Y
3
三、简答题：（每小题5分，共20分）
1．答：n阱CMOS的制作工艺流程：1.准备硅片材料；2.形成n阱；3.场区隔离；4.形成多
晶硅栅；5.源漏区n+/p+注入；6.形成接触孔；7.形成金属互连；8.形成钝化层。 n阱的作用：作为PMOS管的衬底，把PMOS管做在n阱里。
2．答：场区氧化的作用：隔离MOS晶体管。
LOCOS工艺的缺点：会形成鸟嘴，使有源区面积比版图设计的小。 更好的隔离方法：浅槽隔离技术。
3．答：1.是一无比电路,具有最大的逻辑摆幅；2.在低电平状态不存在直流导通电流；
3.静态功耗低；4.直流噪声容限大；5.采用对称设计获得最佳性能。
4．答：动态电路的优点：1.减少了MOS管数目，有利于减小面积；
2.减小了电容，有利于提高速度； 3.保持了无比电路的特点。
动态电路存在的问题：1.靠电荷存储效应保存信息，影响电路的可靠性；
2.存在电荷分享、级联、电荷泄漏等问题； 3.需要时钟信号控制，增加设计复杂性。
四、分析设计题：（共38分）
1．（12分）解：计算MOSFET导电因子β：
ε0εoxWW3.9⨯8.85⨯10-140.26-2β=μnCox()=μn()=220⨯⨯=584.1(μAV) 4分 -7
LtoxL2.6⨯100.13
当VGS=1.0V(>VT=0.3V)、VDS=0.3V(
12
ID=β[(VGS-VT)VDS-VDS]=96.3765(μA) 4分
2
当VGS=1.0V(>VT=0.3V)、VDS=0.9V(>VGS-VT=0.7V)时，NMOS管处于饱和区，饱和区电流为：
ID=
β
2
(VGS-VT)2=143.1045(μA) 4分
2．（12分）解：
1) 设中间节点为C。分析知当电压满足VB
VGS-VT>0，即 Vc
又VG - VT VGS-VT，故M1工作于饱和区。而对
M2而言，有VGS-VT>VDS，故M2工作于线性区。 3分 2) 依据NMOSFET和PMOSFET的电压反转对称性知，若两管都是PMOSFET，则M1
工作于线性区，M2工作于饱和区。 3分
3) 取一例证明。以此题中的NMOSFET和给定的偏压为例，两个NMOS管等效为一个
NMOS管后，依VB
⎧ID1=K1(VG-VT-VC)2⎪22⎨ID2=K2[(VG-VT-VB)-(VG-VT-VC)] ⎪2I=K(V-V-V)DeffeffGTB⎩
111ID1ID2IDeff
则有 由ID1＝ID2＝IDeff 知： +=+=
K1K2KeffK1K2Keff
即Keff = K1 K2 / (K1 + K2) 6分
3．（14分）解：先考虑瞬态特性要求：
⎧⎧
α-0.11.9-2α1⎤⎪tf=τf⎡α-0.1+2(1-1α)ln⎪tr=τr⎡+ln()2(1-α)0.1⎣(1-α)⎦⎪⎣(1-α)
⎪⎪⎪CC由⎨τr=KV⎨τf=KV
⎪⎪
V0.28
⎪α=-=⎪α=-V=0.3=0.25=0.233⎪⎪V1.2V1.2⎩⎩
P
P
N
2P
P
2N
N
L
L
PDD
NDD
TP
TN
P
N
DD
DD
(
1.9-2αN
0.1
)⎤⎦
(4分)
得K
P
=4.08⨯10A/V
-42
,K
N
=4.22⨯10A/V
-42
(2分)
⎧1⎪K1P
=
(W
)μC(W
)μ0
εOX
2L
P
P
OX
=
ε而⎪⎨2LP
P
t
OX
(2⎪1⎪⎩
K=
1(W
)μC(W
)ε0
εOX
N
2L
N
n
OX
=
N
μ2Ln
t
OX
⎧(W⎪)L
P
=8.09
代入相关参数可得⎨
,即
W
P
=1.052μm⎪W
(2N
=0.376μm
⎩(W)L
N
=2.89
{
考察噪声容限：
由
V
it
=
=0.607V (2
分)
得：
{
V
NLM
=Vit
=0.607V>0.55V
(2V
NLM
=VDD
-Vit
=0.593V>0.55V
所以所设计的CMOS反相器符合题意要求，即
{
W
P
=1.052μmW
N
=0.376μm
分)
分)
分)